Test LB+PPO0565

Executions for behaviour: "0:R0=1 ; 1:R0=1"

ARM LB+PPO0565
"PodRW Rfe DpDatadW Rfe DpDatadW PosWR PosRR"
Cycle=Rfe DpDatadW Rfe DpDatadW PosWR PosRR PodRW
Relax=
Safe=Rfe PosWR PosRR Pod*W DpDatadW
Prefetch=
Com=Rf Rf
Orig=PodRW Rfe DpDatadW Rfe DpDatadW PosWR PosRR
{
%z0=z; %x0=x;
%x1=x; %y1=y; %z1=z;
}
 P0           | P1           ;
 LDR R0,[%z0] | LDR R0,[%x1] ;
 EOR R1,R0,R0 | EOR R1,R0,R0 ;
 ADD R1,R1,#1 | ADD R1,R1,#1 ;
 STR R1,[%x0] | STR R1,[%y1] ;
              | LDR R2,[%y1] ;
              | LDR R3,[%y1] ;
              | MOV R4,#1    ;
              | STR R4,[%z1] ;
Observed
    0:R0=1; 1:R0=1;